Cette thèse traite de la modélisation et simulation pour la vérification précise de PLLs à facteur de division entier. Les principaux problèmes dans la vérification de la PLL tels que la réeponse d?état établi, le bruit aléatoire/déterministe, et les performances dynamiques sont concernés, et l?objectif de cette thèse est de fournir de nouveaux algorithmes et modèles permettant de prédire les principales caractéristiques de la PLL avec autant de précision que la simulation au niveau transistor en utilisant beaucoup moins de temps de simulation. D?abord, concernant le calcul de la réponse d?état établi de la PLL, nous avons soigneusement examiner les conditions de charge aux interfaces des blocs et proposé un algorithme itératif rigoureux qui permet d?obtenir une bonne précision et une convergence rapide. Ensuite, pour prévoir le bruit de phase et déterministe de la PLL, des modèles pour les blocs élémentaires sont proposés, basé sur la réponse d?état établi obtenu. Enfin, l?analyse des performances dynamiques est étudiée. Nous proposons une méthodologie de modélisation pour les différents blocs qui peut atteindre une accéléeration énorme avec une précision comparable avec la simulation au niveau transistor.